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Verilog−HDLはAutomated Integrated Design Systemsの Phil Moorbyという人が考案しました。もともとはVerilog-XLというシミュレーターを制御するための言語として考案されたもので当時は論理合成に使うことなど考えてもいませんでした。Verilog-XLは当時としては最も高速を誇ったシミュレーターで日本でも多くの会社に導入され、この会社は多いに繁栄しました。のちにケイデンス社に買収されてしまいます。この間Verilogは1社の占有物でありました。VHDLとの対抗もあり、ケイデンス社は1990年にこの言語の仕様を公開し、そのときに推進団体であるOVI (Open Verilog International) も創設されました。その後いろんなメーカーがVerilog対応のシミュレーターの市販を開始し、1995年にはIEEE1364として規格化されました。
最新版は2005年のIEEE 1364-2005になります。
Verilogのシミュレーターは市販のものが数万円程度で出回ってますし、FPGAメーカーのサイトから無料のものがダウンロードできます。性能はさまざまです。ここではフリーのソフトを紹介します。
module toplevel(clock,reset); input clock; input reset; reg flop1; reg flop2; always @ (posedge reset or posedge clock) if (reset) begin flop1 <= 0; flop2 <= 1; end else begin flop1 <= flop2; flop2 <= flop1; end endmodule