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VHDLは1980年代アメリカ国防省のVHSIC(超高速集積回路)計画から生まれました。ここで技術者たちは大規模な回路設計しようとしましたが、従来の回路図を使った方法ではもはや不可能であるとの結論に達し、新たな設計手法が求められました。そのとき国防省の付託によりIBM、テキサスインスルメンツ、インターメトリックの3社によって開発されたのがVHDLによる言語設計の手法でした。1985年にその情報が公開され、以後1987年にIEEE1076として標準化され、世の中で初めて標準化されたハードウェア記述言語となりました。その後も5年毎に機能拡張が行われ、現在に至っています。現在の最新版は2008年に改訂されている。
現在VHDLはIEEEの管理下にあります。ー>こちら
VHDLは1980年代アメリカ国防省のVHSIC(超高速集積回路)計画から生まれました。ここで技術者たちは大規模な回路設計しようとしましたが、従来の回路図を使った方法ではもはや不可能であるとの結論に達し、新たな設計手法が求められました。そのとき国防省の付託によりIBM、テキサスインスルメンツ、インターメトリックの3社によって開発されたのがVHDLによる言語設計の手法でした。1985年にその情報が公開され、以後1987年にIEEE1076として標準化され、世の中で初めて標準化されたハードウェア記述言語となりました。その後も5年毎に機能拡張が行われ、現在に至っています。現在の最新版は2008年に改訂されている。
現在VHDLはIEEEの管理下にあります。ー>こちら
VHDLのシミュレーターは市販のものが数万円程度で出回ってますし、FPGAメーカーのサイトから無料のものがダウンロードできます。性能はさまざまです。ここではフリーのソフトを紹介します。
library IEEE; --ライブラリー宣言 use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; entity counter is --エンタティーの宣言 port( clk:in std_logic; rst:in std_logic; en:in std_logic; Qout:out std_logic_vector(4 downto 0); ) end entity counter Architecture arc_counter of counter is --アーキテクチャーの宣言 signal qq:unsigned(4 downto 0); begin process(clk,rst) --プロセス文 begin if rst=0 then Qout<="0000"; qq<="0000"; else if clk'event and clk=1 then qq<=qq+1; end if; end process; Qout<=(std_logic_vector)qq; end Architecture;